本書根據數字集成電路和系統工程設計所需求的知識結構，涉及了從系統架構設計至GDSⅡ版圖文件的交付等完整的數字集成電路系統前/后端工程設計流程及關鍵技術。內容涵蓋了VLSI設計方法、系統架構、技術規格書(SPEC)、算法建模、Verilog HDL及RTL描述、邏輯與物理綜合、仿真與驗證、時序分析、可測性設計、安全性設計、低功耗設計、版圖設計及封裝等工程設計中各階段的核心知識點。尤其對數字信號處理器的算法建模及ASIC設計實現中的關鍵技術給出了詳盡的描述和設計實例。
李廣軍，電子科技大學通信與信息工程學院授，博導。電子科技大學通信集成電路與系統工程中心主任；電子科技大學--Freescale無線通信與嵌入式系統聯合實驗室主任；電子科技大學—MentorGraphicsEDA/SoC設計及培訓中心主任；電子科技大學—AlteraEDA/SOPC聯合實驗室主任；長虹－電子科技大學IC設計聯合實驗室主任。多年從事科學研究與工程技術開發工作，主要研究領域為通信系統設計、無線傳感器網絡、嵌入式系統設計、EDA/SOC/SOPC設計、通信專用集成電路設計等。
第1章 緒論
1.1 集成電路的發展簡史
1.2 集成電路產業鏈(行業)概述
1.2.1 電子設計自動化行業
1.2.2 IP行業
1.2.3 集成電路設計服務行業
1.2.4 集成電路設計行業
1.2.5 集成電路晶圓制造行業
1.2.6 封裝測試行業
1.2.7 半導體設備與材料行業
1.2.8 集成電路分銷代理行業
1.3 VLSI設計流程
1.3.1 系統規范(System Specification)
1.3.2 架構設計(Architecture Exploration)
1.3.3 邏輯功能設計與綜合(Logic Design and Syntheses)
1.3.4 電路設計、綜合與驗證(Circuit Design，Syntheses and Verification)
1.3.5 物理設計(Physical Design)
1.3.6 物理驗證(Physical Verification)
1.3.7 制造(Manufacture)
1.3.8 封裝和測試(Packaging and Testing)
1.4 VLSI設計模式
1.4.1 全定制設計
1.4.2 標準單元設計
1.4.3 宏單元
1.4.4 門陣列
1.4.5 現場可編程門陣列 (FPGA)
1.4.6 結構化ASIC(無通道門陣列)
1.5 版圖層和設計規則
1.5.1 版圖層集成電路
1.5.2 設計規則
1.6 目前面臨的問題和發展方向
1.6.1 物理綜合技術
1.6.2 設計重用和片上系統
1.6.3 片上網絡
1.6.4 FPGA的動態可重構和異構計算
1.6.5 演化硬件電路和系統
參考文獻
習題
第2章 可編程邏輯器件及現場可編程門陣列
2.1 可編程邏輯器件的分類及現狀
2.2 半導體存儲器及其組合邏輯實現
2.2.1 存儲器件
2.2.2 基于存儲器ROM/RAM的組合邏輯及狀態機實現
2.3 可編程邏輯器件
2.3.1 可編程邏輯陣列
2.3.2 可編程陣列邏輯
2.3.3 復雜可編程邏輯器件
2.4 現場可編程門陣列
2.4.1 FPGA的典型結構
2.4.2 基于SRAM的FPGA
2.4.3 基于反熔絲多路開關(MUX)的FPGA
2.4.4 Xilinx和Altera的系列FPGA
2.5 基于Verilog的FPGA設計流程
2.5.1 架構設計
2.5.2 設計輸入
2.5.3 RTL設計
2.5.4 FPGA綜合
2.5.5 布局布線
2.5.6 仿真與驗證
2.5.7 基于ModelSim的設計與仿真流程
2.5.8 基于IP的FPGA嵌入式系統設計
2.6 ASIC設計與FPGA設計之間的移植
2.6.1 可供選擇的設計方法
2.6.2 FPGA之間的轉換
2.6.3 FPGA到ASIC的轉換
2.6.4 ASIC到FPGA的轉換
2.7 FPGA的安全性設計
2.7.1 設備對FPGA日益增加的依賴
2.7.2 FPGA的安全設計及技術要點
參考文獻
習題
第3章 數字集成電路系統設計工程
3.1 數字集成電路設計的基本流程
3.2 需求分析和設計規格書
3.3 算法和架構設計
3.3.1 算法設計
3.3.2 架構設計
3.4 模塊設計、RTL設計和可測性設計
3.4.1 模塊設計
3.4.2 RTL設計
3.4.3 可測性設計
3.5 綜合
3.6 時序驗證
3.6.1 動態時序仿真和靜態時序分析
3.6.2 時序收斂
3.7 原型驗證
3.8 后端設計
3.9 CMOS工藝選擇
3.10 封裝
3.11 生產測試
3.12 集成電路產業的變革及對設計方法的影響
參考文獻
習題
第4章 Verilog HDL基礎
4.1 Verilog HDL的基本結構及描述方式
4.1.1 模塊的結構
4.1.2 Verilog中的標識符
4.1.3 Verilog中的端口和內部變量的定義
4.1.4 結構定義語句
4.1.5 注釋語句
4.1.6 Verilog原語(Primitives)
4.2 Verilog中的常量、變量和數據類型
4.2.1 數字聲明
4.2.2 常量、變量和運算表達式
4.3 賦值語句
4.3.1 連續賦值語句
4.3.2 過程賦值語句
4.3.3 塊語句
4.4 電路功能描述方式
4.4.1 數據流描述方式
4.4.2 行為描述方式
4.4.3 結構描述方式
4.4.4 混合描述方式
4.5 門電路的傳輸延遲
4.5.1 慣性延遲
4.5.2 傳輸延遲
4.5.3 模塊路徑延遲
4.5.4 延遲建模的表達式
4.6 數字邏輯驗證和仿真
4.6.1 數字邏輯驗證的4個階段
4.6.2 邏輯仿真
4.7 測試平臺testbench及仿真設計
4.7.1 testbench的概念及結構
4.7.2 testbench的編寫
參考文獻
習題
第5章 數字邏輯電路的Verilog RTL建模和設計
5.1 數字系統的數據通路和控制器
5.1.1 數據通路
5.1.2 控制部分
5.2 Verilog的寄存器傳輸級(RTL)設計流程
5.2.1 寄存器傳輸級概念和模型
5.2.2 寄存器傳輸級的基本特點
5.2.3 寄存器傳輸級的設計步驟
5.2.4 寄存器傳輸級設計與行為級設計的區別
5.3 基本組合電路設計
5.3.1 多路選擇器
5.3.2 譯碼器
5.3.3 行波進位加法器和超前進位全加器
5.4 基本時序電路設計
5.4.1 存儲元件的基本特點
5.4.2 鎖存器
5.4.3 D觸發器
5.4.4 計數器
5.5 有限狀態機設計
5.5.1 有限狀態機的基本概念
5.5.2 狀態機的描述和基本語法
5.5.3 狀態機設計流程和設計準則
5.5.4 狀態機的描述風格
5.5.5 狀態機設計的建模技巧
參考文獻
習題
第6章 數字信號處理器的算法、架構及實現
6.1 數字信號處理的算法分析與實現
6.1.1 算法分解的基礎理論
6.1.2 基本算法分析
6.2 信號處理器的基本運算模型及實現
6.2.1 加法器、乘法器和延遲單元
6.2.2 積分器和微分器
6.2.3 抽樣和插值濾波器
6.3 數字濾波器的工作原理及實現結構
6.3.1 數字濾波器的特點
6.3.2 FIR數字濾波器的工作原理
6.3.3 FIR濾波器技術參數及設計步驟
6.3.4 FIR濾波器的設計方案
6.3.5 FIR濾波器的一般實現結構
6.3.6 FIR濾波器的抽頭系數編碼
6.4 FIR數字濾波器的Verilog描述及實現
6.4.1 數字信號處理系統的設計流程
6.4.2 FIR濾波器的Verilog設計舉例
6.4.3 數字相關器的Verilog設計舉例
6.5 數字信號處理器的有限字長 效應
6.5.1 數字信號處理器的主要誤差源
6.5.2 有限字長的影響
6.5.3 減緩舍入誤差的措施
參考文獻
習題
第7章 可測性設計
7.1 測試和可測性設計的基本概念
7.1.1 故障測試基本概念和過程
7.1.2 自動測試設備
7.2 故障建模及ATPG原理
7.2.1 故障建模的基本概念
7.2.2 數字邏輯單元中的常見故障模型
7.2.3 存儲器的故障模型
7.2.4 故障測試覆蓋率和成品率
7.2.5 ATPG的工作原理
7.2.6 ATPG的設計流程和工具
7.3 可測性設計
7.3.1 電路的可測性
7.3.2 常用的可測性設計方案
7.3.3 可測性設計的優勢和不足
7.4 掃描測試
7.4.1 掃描測試原理
7.4.2 掃描測試的可測性設計
7.5 內建自測試
7.5.1 內建自測試的基本概念
7.5.2 存儲器的內建自測試
7.6 邊界掃描法
7.6.1 邊界掃描法的基本結構
7.6.2 JTAG和IEEE 1149.1標準
7.6.3 邊界掃描設計流程
參考文獻
習題
第8章 物理設計
8.1 數字集成電路的后端設計
8.1.1 數字集成電路的前端設計和后端設計
8.1.2 數字集成電路的前端設計
8.1.3 數字集成電路的后端設計
8.2 半導體制造工藝簡介
8.2.1 單晶硅和多晶硅
8.2.2 氧化工藝
8.2.3 摻雜工藝
8.2.4 掩模的制版工藝
8.2.5 光刻工藝
8.2.6 金屬化工藝
8.3 版圖設計規則
8.3.1 版圖設計規則
8.3.2 版圖設計規則的幾何約束
8.4 版圖設計
8.4.1 布局規劃
8.4.2 布線
8.4.3 寄生參數提取
8.5 版圖后驗證
8.5.1 設計規則檢查(DRC)
8.5.2 版圖與原理圖的一致性檢查
8.5.3 版圖后時序分析(后仿真)
8.5.4 ECO技術
8.5.5 噪聲、VDD壓降和電遷移分析
8.5.6 功耗分析
8.6 數據交換及檢查
8.6.1 數據交換
8.6.2 檢查內容及方法
8.7 封裝
8.7.1 封裝的基本功能
8.7.2 常見的封裝類型
8.7.3 系統級封裝技術
參考文獻
習題
第9章 仿真驗證和時序分析
9.1 仿真類型
9.2 綜合后的時序仿真與驗證
9.2.1 動態時序分析
9.2.2 靜態時序分析
9.2.3 影響時序的因素
9.3 時序規范和用于時序驗證的Verilog系統任務
9.3.1 時序規范
9.3.2 時序檢查驗證
9.4 延遲反標注
9.4.1 Verilog中的sdf
9.4.2 在ASIC設計流程中使用sdf
9.5 ASIC中時序違約的消除
9.5.1 消除時序違約的可選方案
9.5.2 利用緩沖器插入技術減少信號延遲
參考文獻
習題
第10章 低功耗設計
10.1 低功耗設計的意義
10.1.1 功耗問題的嚴重性
10.1.2 低功耗設計的意義
10.2 低功耗設計技術的發展趨勢
10.2.1 降低動態功耗技術趨勢
10.2.2 降低靜態功耗技術趨勢
10.2.3 低功耗體系結構設計的趨勢
10.3 在各設計抽象層次降低功耗
10.3.1 降低動態功耗技術
10.3.2 降低靜態功耗技術
10.4 系統級低功耗技術
10.4.1 硬件／軟件劃分
10.4.2 低功耗軟件和處理器
10.5 寄存器傳輸級的低功耗設計
10.5.1 并行處理和流水線
10.5.2 幾種常見的RTL設計描述方法
10.6 未來超低功耗設計的展望
10.6.1 亞閾區電路
10.6.2 容錯設計
10.6.3 全局異步和局部同步設計
10.6.4 柵感應泄漏抑制方法
參考文獻
習題
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