可編程邏輯器件與EDA技術
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叢 書 名：普通高等教育“十三五”電子信息類規(guī)劃教材
本書根據(jù)以提高工程設計能力為目的，深入淺出的對EDA技術、VHDL硬件描述語言、FPGA開發(fā)應用及相關知識做了系統(tǒng)和完整的介紹，使讀者通過本書的學習與實驗，能初步了解和掌握EDA的基本內(nèi)容及實用技術。本書包括EDA的基本知識、常用EDA工具的使用方法和目標器件的結(jié)構原理、以向?qū)问胶蛯嵗秊橹鞯姆椒ń榻B多種不同的設計方法、對VHDL的設計優(yōu)化以及基于EDA技術的典型設計項目。各章都安排了習題和針對性較強的實驗與設計。書中例舉的大部分VHDL設計實例和試驗實現(xiàn)EDA工具平臺是Vivado集成開發(fā)環(huán)境，硬件平臺是Basys3Artix—7FPGA開發(fā)平臺。并在EDA實驗系統(tǒng)上通過硬件測試。本書可作為高等院校電子工程、通信、工業(yè)自動化、計算機應用技術、儀器儀表、數(shù)字信號或圖像處理等學科的本科生或研究生的電子設計、EDA技術課程和VHDL硬件描述語言的教材及實驗指導書，同時也可以作為相關專業(yè)人員的自學參考書。
隨著半導體產(chǎn)業(yè)進入深納米的時代. 可編程邏輯器件向高密度、高速度、低價格方向迅速發(fā)展. ＥＤＡ 技術在電子信息、通信、自動控制及計算機應用等領域的重要性日益突出.目前ＥＤＡ 技術已經(jīng)成為電子信息類專業(yè)一門重要的專業(yè)基礎課程. 是電子信息類專業(yè)學生必須掌握的專業(yè)基礎知識和基本技能. 為了使學生掌握ＥＤＡ 基本設計工具和設計方法. 在ＥＤＡ 開發(fā)軟件上本書使用在ＦＰＧＡ 市場占有率第一的Ｘｉｌｉｎｘ 公司推出和發(fā)布的Ｖｉｖａｄｏ 設計套件. 該套件是一款基于業(yè)界標準的開放式開發(fā)環(huán)境. 可以利用Ｘｉｌｉｎｘ 公司推出的領先一代的硬件、軟件和Ｉ/ Ｏ 全面可編程的ＳｏＣ － Ｚｙｎｑ７０００ 系列實現(xiàn)數(shù)字系統(tǒng)、ＤＳＰ 系統(tǒng)和嵌入式系統(tǒng)的設計. 作者力圖將ＥＤＡ 技術最新發(fā)展成果、現(xiàn)代電子設計最前沿理論和技術、國際上業(yè)界普遍接受和認可的ＥＤＡ 軟硬件開發(fā)平臺的使用方法奉獻給廣大讀者.本書力求全面、實用. 對例題做到詳細分析和解釋. 既可以幫助讀者學習理解知識和概念. 降低學習難度. 又具有啟發(fā)性. 幫助讀者更加輕松、迅速地理解和掌握本書內(nèi)容.本書在內(nèi)容的組織上共分１４ 章. 各章的具體內(nèi)容如下:第１ 章為緒論. 主要概述了ＥＤＡ 技術及其重要性. ＥＤＡ 包含的知識體系結(jié)構. 如ＨＤＬ、ＥＤＡ 的工作軟件等. 比較了傳統(tǒng)電子設計方法與ＥＤＡ 技術各自的特點. 同時對ＥＤＡ技術的發(fā)展歷程、特點和優(yōu)勢. 以及利用ＥＤＡ 進行工程設計的流程進行了簡要介紹.第２ 章主要介紹了可編程邏輯器件的基本結(jié)構和工作原理. 以及相關的編程、測試和配置方法. 首先對可編程邏輯器件進行了概述. 主要介紹了可編程邏輯器件的發(fā)展歷史. 并對可編程邏輯器件通過不同的劃分方式進行了分類. 接著重點介紹了高密度可編程邏輯器件ＣＰＬＤ 和ＦＰＧＡ 的結(jié)構原理和工作特點. 然后詳細地闡述了ＪＴＡＧ 邊界掃描技術的硬件測試原理. 并對ＣＰＬＤ 的編程方法和配置方式進行了介紹. 最后介紹了本書使用的Ｂａｓｙｓ３ 開發(fā)板.第３ 章主要講述了ＶＨＤＬ 語言的基本語法知識. 是使用ＶＨＤＬ 進行ＥＤＡ 設計的基礎.首先介紹了ＶＨＤＬ 程序的基本結(jié)構. 一個完整的ＶＨＤＬ 設計由庫、程序包、實體、結(jié)構體和配置組成. 其中實體和結(jié)構體是基本組成部分. 然后介紹了ＶＨＤＬ 語言中的文字規(guī)則、數(shù)據(jù)對象、數(shù)據(jù)類型和操作符等內(nèi)容. 最后介紹了ＶＨＤＬ 中預定義的屬性.第４ 章主要講述了ＶＨＤＬ 語句的基本內(nèi)容. ＶＨＤＬ 中的語句可以分為兩大類: 順序語句和并行語句. 在此基礎上介紹了各種語句的語法以及使用方法、程序包的構成和配置、子程序的概念及其使用方法. 并給出常用設計舉例.第５ 章主要講述了有限狀態(tài)機的基本概念、特點和基本結(jié)構等基礎內(nèi)容. 在此基礎上.對Ｍｏｏｒｅ 型狀態(tài)機和Ｍｅａｌｙ 型狀態(tài)機的結(jié)構、特性和設計方法進行了詳細的舉例說明. 然后介紹了狀態(tài)位置直接輸出型編碼、順序編碼、枚舉類型編碼及一位熱碼編碼四種不同的狀態(tài)編碼方式. 以及程序直接導引法及狀態(tài)編碼檢測法兩種安全狀態(tài)機的設計方法. 最后比較全面地對有限狀態(tài)機進行了介紹.第６ 章介紹了ＥＤＡ 的硬件系統(tǒng)設計中ＶＨＤＬ 的優(yōu)化設計. 首先介紹了ＦＰＧＡ/ ＣＰＬＤ 的Ⅳ資源利用優(yōu)化. 資源優(yōu)化主要包括資源共享、邏輯優(yōu)化和串行化. 由于對于大多數(shù)的設計來說. 速度優(yōu)化比資源優(yōu)化更重要. 所以介紹了速度優(yōu)化. 并依次闡述了流水線設計、寄存器配平、關鍵路徑法、乒乓操作法和加法樹法. 最后詳細介紹了如何排除和避免毛刺或隨機干擾信號. 主要包括延時方式去毛刺、邏輯方式去毛刺和定時方式去毛刺.第７ 章介紹了Ｖｉｖａｄｏ 設計套件的基本知識以及Ｖｉｖａｄｏ 設計套件的界面信息. 首先. 簡單介紹了Ｖｉｖａｄｏ 設計套件的特性. 其次介紹了使用Ｖｉｖａｄｏ 設計套件的系統(tǒng)級設計流程. 然后介紹了Ｖｉｖａｄｏ 設計套件的安裝過程. 之后介紹了各個工程文件夾存放的文件類型以及網(wǎng)表文件的相關知識. 最后介紹了Ｖｉｖａｄｏ 設計套件的基本界面信息.第８ 章介紹了在Ｖｉｖａｄｏ 集成開發(fā)環(huán)境的工程模式下設計工程的基本設計實現(xiàn)流程. 工程模式下的基本設計實現(xiàn)主要步驟包括: 創(chuàng)建一個新的設計工程、創(chuàng)建并添加新的設計文件、ＲＴＬ 詳細描述和分析、設計綜合、行為級仿真、建立約束、設計實現(xiàn)和分析、靜態(tài)時序分析、設計時序仿真以及生成編程文件并下載到目標芯片.第９ 章介紹了Ｖｉｖａｄｏ 集成設計環(huán)境下創(chuàng)建和封裝用戶ＩＰ 的基本流程. 創(chuàng)建和封裝用戶ＩＰ的主要步驟包括: 創(chuàng)建一個用于定制用戶ＩＰ 的工程、設置定制ＩＰ 的庫名和目錄以及封裝ＩＰ.第１０ 章介紹了在Ｖｉｖａｄｏ 集成開發(fā)環(huán)境下基于ＩＰ 的簡單系統(tǒng)的設計實現(xiàn)流程. 基于ＩＰ的系統(tǒng)設計實現(xiàn)主要步驟包括: 創(chuàng)建一個新的設計工程、創(chuàng)建基于ＩＰ 的系統(tǒng)、行為級仿真、設計綜合、建立約束、設計實現(xiàn)和分析、靜態(tài)時序分析、設計時序仿真以及生成編程文件并下載到目標芯片.第１１ 章介紹了如何使用Ｖｉｖａｄｏ 集成開發(fā)環(huán)境和Ｂａｓｙｓ３ 開發(fā)板設計實現(xiàn)鍵控流水燈實驗的設計. 首先介紹了鍵控流水燈的設計要求和功能描述. 其次介紹了鍵控流水燈的層次化設計方案. 主要包括三部分內(nèi)容. 分別是分頻模塊. 流水燈顯示模塊和按鍵控制模塊. 最后對鍵控流水燈設計進行了硬件測試.第１２ 章介紹了搶答器實驗設計. 首先介紹了搶答器的設計要求和功能描述. 其次制訂了三人搶答器的層次化設計方案. 主要包括三部分內(nèi)容. 分別是分頻器模塊、搶答鑒別器模塊和數(shù)碼管顯示模塊. 然后對搶答器進行了頂層設計和仿真. 最后對搶答器的設計進行了硬件測試.第１３ 章主要介紹了一個簡單的數(shù)字鐘實驗設計. 首先介紹了數(shù)字鐘的設計要求和功能描述. 然后介紹了數(shù)字鐘的層次化設計方案. 主要包括三部分內(nèi)容. 分別是分頻器模塊、計數(shù)模塊和數(shù)碼管顯示模塊. 之后對數(shù)字鐘進行了頂層設計和仿真. 最后對本次設計進行了硬件測試.第１４ 章介紹了如何使用Ｖｉｖａｄｏ 集成開發(fā)環(huán)境和Ｂａｓｙｓ３ 開發(fā)板進行簡單的ＵＡＲＴ 實驗設計. 實驗分為兩部分. 一部分是接收器的設計實現(xiàn). 另一部分是發(fā)送器的設計實現(xiàn). 在兩部分中分別介紹了接收器和發(fā)送器的層次化設計方案. 并對其進行了硬件測試.本書內(nèi)容充實. 系統(tǒng)全面. 重點突出. 闡述循序漸進. 由淺入深. 書中所有例題均在Ｖｉｖａｄｏ 環(huán)境下運行通過. 本書配有免費的電子課件. 歡迎選用本書作為教材的教師登錄ｗｗｗ.. ｃｍｐｅｄｕ.. ｃｏｍ 下載或發(fā)郵件到ｗａｎｇｋａｎｇ￣ｍａｉｚｉ９＠１２６.. ｃｏｍ 索取.參加本書編寫、校對及程序測試工作的還有吳金輝、王輝等. 在此表示感謝.由于作者水平有限. 書中難免有錯誤和不足之處. 懇請各位專家和讀者批評指正.
編 者
前 言 第１ 章 緒論 １ １. １ ＥＤＡ 技術概要 １ １. １. １ ＥＤＡ 技術的含義 １ １. １. ２ ＥＤＡ 技術的發(fā)展歷程 １ １. １. ３ ＥＤＡ 的基本特征 ３ １. １. ４ ＥＤＡ 技術的優(yōu)勢 ５ １. ２ ＥＤＡ 技術的實現(xiàn)目標 ７ １. ３ 硬件描述語言 ８ １. ３. １ ＶＨＤＬ ８ １. ３. ２ Ｖｅｒｉｌｏｇ ＨＤＬ ９ １. ３. ３ ＶＨＤＬ 和Ｖｅｒｉｌｏｇ ＨＤＬ 的比較 ９ １. ４ 常用的ＥＤＡ 工具 １０ １. ４. １ 設計輸入編輯器 １１ １. ４. ２ 綜合器 １１ １. ４. ３ 仿真器 １３ １. ４. ４ 適配器 １３ １. ４. ５ 編程下載 １４ １. ５ ＥＤＡ 的工程設計流程 １４ １. ６ Ｖｉｖａｄｏ 概述 １７ １. ７ ＥＤＡ 技術的發(fā)展趨勢 １７ 本章小結(jié) １９ 習題 １９ 第２ 章 ＣＰＬＤ 與ＦＰＧＡ 的結(jié)構原理 ２０ ２. １ ＰＬＤ 概述 ２０ ２. １. １ ＰＬＤ 入門 ２０ ２. １. ２ 常見的ＰＬＤ ２１ ２. １. ３ ＰＬＤ 的優(yōu)點 ２２ ２. １. ４ ＰＬＤ 的發(fā)展趨勢 ２３ ２. ２ 簡單ＰＬＤ 的結(jié)構原理 ２４ ２. ２. １ 邏輯符號表示方法 ２５ ２. ２. ２ ＰＲＯＭ 的結(jié)構原理 ２５ ２. ２. ３ ＰＬＡ 的結(jié)構原理 ２６ ２. ２. ４ ＰＡＬ 的結(jié)構原理 ２６ ２. ２. ５ ＧＡＬ 的結(jié)構原理 ３１ ２. ３ ＣＰＬＤ 的結(jié)構原理 ３５ ２. ３. １ ＣＰＬＤ 的基本結(jié)構 ３５ ２. ３. ２ 基于乘積項的可編程邏輯器件 ３６ ２. ４ ＦＰＧＡ 的結(jié)構原理 ３９ ２. ４. １ 查找表型ＦＰＧＡ 的邏輯結(jié)構 ４１ ２. ４. ２ Ｘｉｌｉｎｘ 公司７ 系列ＦＰＧＡ 簡介 ４３ ２. ４. ３ ＦＰＧＡ 與ＣＰＬＤ 的區(qū)別 ４７ ２. ５ 硬件測試 ４８ ２. ６ ＣＰＬＤ/ ＦＰＧＡ 的編程與配置 ４９ ２. ７ Ｂａｓｙｓ３ 開發(fā)板介紹 ５０ ２. ７. １ 電源電路 ５１ ２. ７. ２ ＬＥＤ 燈電路和數(shù)碼管電路 ５１ ２. ７. ３ 按鍵電路和撥碼開關電路 ５２ ２. ７. ４ ＶＧＡ 顯示電路和Ｉ/ Ｏ 擴展電路 ５３ 本章小結(jié) ５３ 習題 ５４ 第３ 章 ＶＨＤＬ 入門基礎 ５５ ３. １ ＶＨＤＬ 的基本結(jié)構 ５５ ３. １. １ 實體 ５６ ３. １. ２ 結(jié)構體 ５７ ３. １. ３ 庫、程序包和配置 ５７ ３. ２ ＶＨＤＬ 的文字規(guī)則 ５９ ３. ２. １ 數(shù)字型文字 ６０ ３. ２. ２ 字符串型文字 ６０ ３. ２. ３ 標識符 ６０ ３. ２. ４ 下標 ６１ ３. ３ ＶＨＤＬ 的數(shù)據(jù)對象 ６２ ３. ３. １ 常數(shù) ６２ ３. ３. ２ 變量 ６２ ３. ３. ３ 信號 ６２ ３. ３. ４ 文件 ６３ ３. ４ ＶＨＤＬ 的數(shù)據(jù)類型 ６３ ３. ４. １ ＶＨＤＬ 預定義數(shù)據(jù)類型 ６４ ３. ４. ２ 用戶自定義數(shù)據(jù)類型 ６７ ３. ４. ３ 數(shù)據(jù)類型間的轉(zhuǎn)換 ６８ Ⅵ ３. ５ ＶＨＤＬ 的操作符 ６９ ３. ６ ＶＨＤＬ 預定義屬性 ７３ 本章小結(jié) ７５ 習題 ７６ 第４ 章 ＶＨＤＬ 硬件描述語言 ７７ ４. １ 進程語句 ７７ ４. ２ 賦值語句 ７８ ４. ３ 順序描述語句 ８０ ４. ３. １ ＩＦ 語句 ８０ ４. ３. ２ ＣＡＳＥ 語句 ８２ ４. ３. ３ ＬＯＯＰ 語句 ８３ ４. ３. ４ ＮＥＸＴ 語句和ＥＸＩＴ 語句 ８４ ４. ３. ５ ＷＡＩＴ 語句 ８５ ４. ３. ６ ＲＥＴＵＲＮ 語句 ８６ ４. ３. ７ ＮＵＬＬ 語句 ８７ ４. ４ 元件例化語句 ８７ ４. ５ 生成語句 ９０ ４. ６ 塊語句 ９１ ４. ７ 程序包和配置 ９３ ４. ７. １ 程序包 ９３ ４. ７. ２ 配置 ９４ ４. ８ 子程序 ９５ ４. ８. １ 過程 ９６ ４. ８. ２ 函數(shù) ９７ ４. ９ 其他語句 ９９ ４. １０ 常用設計舉例 １００ ４. １０. １ 結(jié)構體的三種描述方式 １００ ４. １０. ２ 組合邏輯電路設計 １０２ ４. １０. ３ 時序邏輯電路設計 １０７ 本章小結(jié) １１３ 習題 １１３ 第５ 章 有限狀態(tài)機設計 １１４ ５. １ 概述 １１４ ５. １. １ 狀態(tài)機的特點 １１４ ５. １. ２ 狀態(tài)機的分類 １１５ ５. ２ ＶＨＤＬ 狀態(tài)機的一般形式 １１６ ５. ２. １ 一般狀態(tài)機的結(jié)構 １１６ ５. ２. ２ 狀態(tài)機的設計流程 １１８ ５. ２. ３ 狀態(tài)機的狀態(tài)轉(zhuǎn)移圖描述 １１８ ５. ２. ４ 狀態(tài)機的狀態(tài)說明部分 １１９ ５. ３ Ｍｏｏｒｅ 型狀態(tài)機的設計 １２０ ５. ３. １ 單進程Ｍｏｏｒｅ 型狀態(tài)機 １２０ ５. ３. ２ 多進程Ｍｏｏｒｅ 型狀態(tài)機 １２２ ５. ４ Ｍｅａｌｙ 型狀態(tài)機的設計 １２５ ５. ５ 狀態(tài)編碼 １２７ ５. ５. １ 順序編碼 １２７ ５. ５. ２ 枚舉類型編碼 １２８ ５. ５. ３ 狀態(tài)位直接輸出型編碼 １２８ ５. ５. ４ 一位熱碼編碼 １２９ ５. ６ 安全狀態(tài)機設計 １２９ ５. ６. １ 程序直接導引法 １２９ ５. ６. ２ 狀態(tài)編碼檢測法 １３０ 本章小結(jié) １３０ 習題 １３０ 第６ 章 ＶＨＤＬ 優(yōu)化設計 １３２ ６. １ 資源優(yōu)化 １３２ ６. １. １
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