《數(shù)字系統(tǒng)設(shè)計(jì)與PLD應(yīng)用（第3版）》闡述數(shù)字系統(tǒng)設(shè)計(jì)方法和可編程邏輯器件PLD的應(yīng)用技術(shù)。引導(dǎo)讀者從一般的數(shù)字功能電路設(shè)計(jì)轉(zhuǎn)向數(shù)字系統(tǒng)設(shè)計(jì)；從傳統(tǒng)的非定制通用集成電路的應(yīng)用轉(zhuǎn)向用戶半定制的PLD的應(yīng)用；從單純的硬件設(shè)計(jì)轉(zhuǎn)向硬件、軟件高度滲透的設(shè)計(jì)方法。從而了解數(shù)字技術(shù)的新發(fā)展、新思路、新器件，拓寬軟、硬件沒計(jì)的知識(shí)面，提高設(shè)計(jì)能力。
《數(shù)字系統(tǒng)設(shè)計(jì)與PLD應(yīng)用（第3版）》是編者在匯總了多年從事數(shù)字系統(tǒng)設(shè)計(jì)和PLD應(yīng)用技術(shù)教學(xué)及科研成果的基礎(chǔ)上編寫的，取材豐富，概念清晰，既有較高的起點(diǎn)和概括，也有很好的實(shí)用和參考價(jià)值。書中軟、硬件結(jié)合恰當(dāng)，有一定的前瞻性和新穎性。全書文字流暢，圖、文、表緊密結(jié)合，可讀性強(qiáng)。
《數(shù)字系統(tǒng)設(shè)計(jì)與PLD應(yīng)用（第3版）》共8章，每章之后均有豐富的習(xí)題供讀者選做。第8章提供10個(gè)上機(jī)實(shí)驗(yàn)題，供不同層次教學(xué)需求和讀者選用。書末有附錄，簡(jiǎn)明介紹各種HDPLD典型器件和一種典型PLD開發(fā)工具，供讀者參考。
《數(shù)字系統(tǒng)設(shè)計(jì)與PLD應(yīng)用（第3版）》可作為高等學(xué)校電子信息類、電氣信息類、計(jì)算機(jī)類各專業(yè)的教科書，同時(shí)也是上述學(xué)科及其他相關(guān)學(xué)科工程技術(shù)人員很好的實(shí)用參考書。
第1章 數(shù)字系統(tǒng)設(shè)計(jì)方法
1．1 緒言
1．1．1 數(shù)字系統(tǒng)的基本概念
1．1．2 數(shù)字系統(tǒng)的基本模型
1．1．3 數(shù)字系統(tǒng)的基本結(jié)構(gòu)
1．2 數(shù)字系統(tǒng)設(shè)計(jì)的一般步驟
1．2．1 引例
1．2．2 數(shù)字系統(tǒng)設(shè)計(jì)的基本步驟
1．2．3 層次化設(shè)計(jì)
1．3 數(shù)字系統(tǒng)設(shè)計(jì)方法
1．3．1 自上而下的設(shè)計(jì)方法
1．3．2 自下而上的設(shè)計(jì)方法
1．3．3 基于關(guān)鍵部件的設(shè)計(jì)方法
1．3．4 信息流驅(qū)動(dòng)的設(shè)計(jì)方法
1．4 數(shù)字系統(tǒng)的描述方法之一算法流程圖
1．4．1 算法流程圖的符號(hào)與規(guī)則
1．4．2 設(shè)計(jì)舉例
習(xí)題1
第2章 數(shù)字系統(tǒng)的算法設(shè)計(jì)和硬件實(shí)現(xiàn)
2．1 算法設(shè)計(jì)
2．1．1 算法設(shè)計(jì)綜述
2．1．2 跟蹤法
2．1．3 歸納法
2．1．4 劃分法
2．1．5 解析法
2．1．6 綜合法
2．2 算法結(jié)構(gòu)
2．2．1 順序算法結(jié)構(gòu)
2．2．2 并行算法結(jié)構(gòu)
2．2．3 流水線算法結(jié)構(gòu)
2．3 數(shù)據(jù)處理單元的設(shè)計(jì)
2．3．1 系統(tǒng)硬件實(shí)現(xiàn)概述
2．3．2 器件選擇
2．3．3 數(shù)據(jù)處理單元設(shè)計(jì)步驟
2．3．4 數(shù)據(jù)處理單元設(shè)計(jì)實(shí)例
2．4 控制單元的設(shè)計(jì)
2．4．1 系統(tǒng)控制方式
2．4．2 控制器的基本結(jié)構(gòu)和系統(tǒng)同步
2．4．3 算法狀態(tài)機(jī)圖（ＡＳＭ圖）
2．4．4 控制器的硬件邏輯設(shè)計(jì)方法
習(xí)題2
第3章 硬件描述語言VHDL和VerilogHDL
3．1 概述
3．2 VHDL及其應(yīng)用
3．2．1 VHDL基本結(jié)構(gòu)
3．2．2 數(shù)據(jù)對(duì)象、類型及運(yùn)算符
3．2．3 順序語句
3．2．4 并行語句
3．2．5 子程序
3．2．6 程序包與設(shè)計(jì)庫
3．2．7 元件配置
3．2．8 VHDL描述實(shí)例
3．3 VerilogHDL及其應(yīng)用
3．3．1 VerilogHDL基本結(jié)構(gòu)
3．3．2 數(shù)據(jù)類型、運(yùn)算符與表達(dá)式
3．3．3 行為描述語句
3．3．4 并行語句
3．3．5 結(jié)構(gòu)描述語句
3．3．6 任務(wù)與函數(shù)
3．3．7 編譯預(yù)處理
3．3．8 VerilogHDL描述實(shí)例
習(xí)題3
第4章 可編程邏輯器件ＰＬＤ原理和應(yīng)用
4．1 ＰＬＤ概述
4．2 簡(jiǎn)單ＰＬＤ原理
4．2．1 ＰＬＤ的基本組成
4．2．2 ＰＬＤ的編程
4．2．3 陣列結(jié)構(gòu) ?
4．2．4 ＰＬＤ中陣列的表示方法?
4．3 ＳＰＬＤ組成和應(yīng)用
4．3．1 只讀存儲(chǔ)器RＯＭ ? 4．3．2 可編程邏輯陣列ＰＬＡ
4．3．3 可編程陣列邏輯ＰＡＬ
4．3．4 通用陣列邏輯ＧＡＬ
4．3．5 ＧＡＬ應(yīng)用舉例
4．4 采用ＳＰＬＤ設(shè)計(jì)數(shù)字系統(tǒng)
4．4．1 采用ＳＰＬＤ實(shí)現(xiàn)系統(tǒng)的步驟
4．4．2 設(shè)計(jì)舉例
4．4．3 采用ＳＰＬＤ設(shè)計(jì)系統(tǒng)的討論
習(xí)題4
第5章 高密度ＰＬＤ及其應(yīng)用
5．1 ＨＤＰＬＤ分類
5．2 ＨＤＰＬＤ組成
5．2．1 陣列擴(kuò)展型CＰＬＤ
5．2．2 現(xiàn)場(chǎng)可編程門陣列(ＦＰＧＡ)
5．2．3 延遲確定型FPGA
5．2．4 多路開關(guān)型ＦＰＧＡ
5．3 ＨＤＰＬＤ編程技術(shù)
5．3．1 在系統(tǒng)可編程技術(shù)
5．3．2 在電路配置(重構(gòu))技術(shù)
5．3．3 反熔絲（Ａntifuse)編程技術(shù)
5．4 ＨＤＰＬＤ開發(fā)平臺(tái)
5．4．1 HDPLD開發(fā)系統(tǒng)的基本工作流程
5．4．2 HDPLD開發(fā)系統(tǒng)的庫函數(shù)
5．5 當(dāng)前常用可編程邏輯器件及其開發(fā)工具
5．5．1 Lattice公司的CPLD/FPGA與開發(fā)軟件
5．5．2 Altera公司的CPLD/FPGA及開發(fā)工具
5．5．3 Xilinx公司的CPLD/FPGA和開發(fā)平臺(tái)
5．5．4 用于CPLD/FPGA的IP核
習(xí)題5 ?
第6章 采用ＨＤＰＬＤ設(shè)計(jì)數(shù)字系統(tǒng)實(shí)例
6．1 高速并行乘法器的設(shè)計(jì)
6．1．1 算法設(shè)計(jì)和結(jié)構(gòu)選擇
6．1．2 器件選擇
6．1．3 設(shè)計(jì)輸入 ?
6．1．4 芯片引腳定義
6．1．5 邏輯仿真
6．1．6 目標(biāo)文件產(chǎn)生和器件下載
6．2 十字路口交通管理器的設(shè)計(jì)
6．2．1 交通管理器的功能
6．2．2 系統(tǒng)算法設(shè)計(jì)
6．2．3 設(shè)計(jì)輸入
6．3 九九乘法表系統(tǒng)的設(shè)計(jì)
6．3．1 系統(tǒng)功能和技術(shù)指標(biāo)
6．3．2 算法設(shè)計(jì)
6．3．3 數(shù)據(jù)處理單元的實(shí)現(xiàn)?
6．3．4 設(shè)計(jì)輸入
6．3．5 系統(tǒng)的功能仿真
6．4 ＦＩＦＯ（先進(jìn)先出堆棧）的設(shè)計(jì)
6．4．1 ＦＩＦＯ的功能 ?
6．4．2 算法設(shè)計(jì)和邏輯框圖
6．4．3 數(shù)據(jù)處理單元和控制器的設(shè)計(jì)
6．4．4 設(shè)計(jì)輸入 ?
6．4．5 用VerilogHDL進(jìn)行設(shè)計(jì)
6．4．6 仿真驗(yàn)證 ?
6．5 數(shù)據(jù)采集和反饋控制系統(tǒng)的設(shè)計(jì)
6．5．1 系統(tǒng)設(shè)計(jì)要求
6．5．2 設(shè)計(jì)輸入
6．6 ＦＩR有限沖激響應(yīng)濾波器的設(shè)計(jì)
6．6．1 FIR結(jié)構(gòu)簡(jiǎn)介
6．6．2 設(shè)計(jì)方案和算法結(jié)構(gòu)
6．6．3 模塊組成 ?
6．6．4 FIR濾波器的擴(kuò)展應(yīng)用
6．6．5 設(shè)計(jì)輸入 ?
6．6．6 設(shè)計(jì)驗(yàn)證 ?
6．7 UART接口設(shè)計(jì)
6．7．1 UART組成與幀格式?
6．7．2 頂層模塊的描述
6．7．3 發(fā)送模塊設(shè)計(jì)
6．7．4 接收模塊設(shè)計(jì)
6．7．5 仿真驗(yàn)證
6．8 簡(jiǎn)單處理器的設(shè)計(jì)
6．8．1 系統(tǒng)功能介紹
6．8．2 處理器硬件系統(tǒng)
6．8．3 處理器指令系統(tǒng)
6．8．4 處理器硬件系統(tǒng)的設(shè)計(jì)和實(shí)施
6．8．5 設(shè)計(jì)輸入
6．8．6 系統(tǒng)功能仿真
習(xí)題6 ?
第7章 可編程片上系統(tǒng)(SOPC)
7．1 概述?
7．2 基于MicroBlaze軟核的嵌入式系統(tǒng)
7．2．1 Xilinx的SOPC技術(shù)
7．2．2 MicroBlaze處理器結(jié)構(gòu)
7．2．3 MicroBlaze信號(hào)接口
7．2．4 MicroBlaze軟硬件設(shè)計(jì)流程
7．3 基于NiosⅡ軟核的SOPC
7．3．1 Altera的SOPC技術(shù)
7．3．2 NiosⅡ處理器
7．3．3 Avalon總線架構(gòu)
7．3．4 NiosⅡ軟硬件開發(fā)流程
7．4 設(shè)計(jì)實(shí)例 ?
7．4．1 設(shè)計(jì)要求 ?
7．4．2 運(yùn)行QuartusⅡ并新建設(shè)計(jì)工程
7．4．3 創(chuàng)建一個(gè)新的SOPCBuilder系統(tǒng)
7．4．4 在SOPCBuilder中定義NiosⅡ系統(tǒng)
7．4．5 在SOPCBiulder中生成NiosⅡ系統(tǒng)
7．4．6 將NiosⅡ系統(tǒng)集成到QuartusⅡ工程中 ?
7．4．7 用NiosⅡIDE開發(fā)軟件
習(xí)題7 ?
第8章 上機(jī)實(shí)驗(yàn)
實(shí)驗(yàn)1 邏輯門實(shí)現(xiàn)組合電路
一、實(shí)驗(yàn)?zāi)康??
二、實(shí)驗(yàn)內(nèi)容 ?
三、注意事項(xiàng)
實(shí)驗(yàn)2 數(shù)據(jù)選擇器或譯碼器實(shí)現(xiàn)組合電路 ?
一、實(shí)驗(yàn)?zāi)康?nbsp;
二、實(shí)驗(yàn)原理 ?
三、實(shí)驗(yàn)內(nèi)容
四、注意事項(xiàng) ?
實(shí)驗(yàn)3 碼制變換器 ?
一、實(shí)驗(yàn)?zāi)康??
二、實(shí)驗(yàn)內(nèi)容 ?
三、注意事項(xiàng) ?
實(shí)驗(yàn)4 序列發(fā)生器 ?
一、實(shí)驗(yàn)?zāi)康??
二、實(shí)驗(yàn)原理 ?
三、實(shí)驗(yàn)內(nèi)容 ?
四、注意事項(xiàng)
實(shí)驗(yàn)5 序列檢測(cè)器
一、實(shí)驗(yàn)?zāi)康?nbsp;
二、實(shí)驗(yàn)原理 ?
三、實(shí)驗(yàn)內(nèi)容
實(shí)驗(yàn)6 控制器的設(shè)計(jì) ?
一、實(shí)驗(yàn)?zāi)康?nbsp;
二、實(shí)驗(yàn)原理 ?
三、實(shí)驗(yàn)內(nèi)容 ?
實(shí)驗(yàn)7 脈沖分配器
一、實(shí)驗(yàn)?zāi)康??
二、實(shí)驗(yàn)原理 ?
三、實(shí)驗(yàn)內(nèi)容 ?
實(shí)驗(yàn)8 十字路口交通管理器
一、實(shí)驗(yàn)?zāi)康?nbsp;
二、實(shí)驗(yàn)內(nèi)容 ?
三、實(shí)驗(yàn)要求 ?
實(shí)驗(yàn)9 UART接口設(shè)計(jì)
一、實(shí)驗(yàn)?zāi)康??
二、實(shí)驗(yàn)內(nèi)容
實(shí)驗(yàn)10 簡(jiǎn)單處理器VHDL設(shè)計(jì)的完成 ?
一、實(shí)驗(yàn)?zāi)康?nbsp;
二、實(shí)驗(yàn)內(nèi)容
三、實(shí)驗(yàn)要求
附錄A ＨＤＰＬＤ典型器件介紹
A．1 器件封裝形式說明
A．2 Altera公司典型器件
A．3 Xilinx公司典型器件
A．4 Lattice公司典型器件
A．5 Actel公司典型器件
附錄B PLD開發(fā)軟件QuartusⅡ8．0簡(jiǎn)介
B．1 概述
B．2 用QuartusⅡ進(jìn)行設(shè)計(jì)的一般過程
B．3 設(shè)計(jì)輸入
B．4 編譯
B．5 仿真驗(yàn)證 ?
B．6 時(shí)序分析 ?
B．7 底層圖編輯
B．8 下載
B．9 “Settings”對(duì)話框
B．10 QuartusⅡ中的庫元件
參考文獻(xiàn)
新書資訊