本書主要論述了數字系統的電路測試以及設計可測試性。本書使用Verilog進行數字電路的設計、測試分析并實現數字系統可測試性。
譯者序
前言
概述
致謝
第1章 數字電路測試的基礎知識和HDL的作用
1.1 設計及測試
1.1.1 RTL設計流程
1.1.2 流片后測試
1.2 測試重點
1.2.1 測試方法
1.2.2 可測試性方法
1.2.3 檢測方法
1.2.4 測試成本
1.3 數字系統測試中的HDL
1.3.1 硬件建模
1.3.2 制定測試方法
1.3.3 虛擬測試機
1.3.4 可測試性硬件評估
1.3.5 協議感知自動測試設備
1.4 自動測試設備結構及儀器
1.4.1 數字激勵及測量儀器
1.4.2 DC儀器
1.4.3 AC儀器
1.4.4 RF儀器
1.4.5 自動測試設備
1.5 小結
第2章 用于設計和測試的Verilog HDL
2.1 使用HDL開發測試方法的原因
2.2 將Verilog用于設計
2.2.1 將Verilog用于仿真
2.2.2 將Verilog用于綜合
2.3 將Verilog用于測試
2.3.1 無故障電路分析
2.3.2 故障表編制及可測試性分析
2.3.3 故障仿真
2.3.4 測試生成
2.3.5 可測試性硬件設計
2.4 Verilog的基本結構
2.4.1 模塊、端口、連線及變量
2.4.2 抽象的層級
2.4.3 邏輯值系統
2.5 組合電路
2.5.1 晶體管級描述
2.5.2 門級描述
2.5.3 運算級描述
2.5.4 過程級描述
2.5.5 實例化其他模塊
2.6 時序電路
2.6.1 寄存器和移位寄存器
2.6.2 狀態機編碼
2.7 完整示例（加法器）
2.7.1 控制/數據劃分
2.7.2 加法器的設計規格
2.7.3 CPU的實現
2.8 測試平臺技術
2.8.1 測試平臺技術
2.8.2 簡單的組合測試平臺
2.8.3 簡單的時序測試平臺
2.8.4 限制數據集
2.8.5 同步數據和響應處理
2.8.6 隨機時間間隔
2.8.7 文本IO
2.8.8 仿真代碼覆蓋率
2.9 PLI基礎知識
2.9.1 訪問例行程序
2.9.2 HDL/PLI實現的步驟
2.9.3 在HDL/PLI環境中注入故障
2.1 0小結
第3章 故障和缺陷建模
3.1 故障建模
3.1.1 故障抽象
3.1.2 功能故障
3.1.3 結構故障
3.2 門級結構故障
3.2.1 確認故障
3.2.2 固定開路故障
3.2.3 固定為0的故障
3.2.4 固定為1的故障
3.2.5 橋接故障
3.2.6 狀態依賴型故障
3.2.7 多故障
3.2.8 單固定結構故障
3.2.9 檢測單固定故障
3.3 與門級故障相關的問題
3.3.1 檢測橋接故障
3.3.2 不可檢測的故障
3.3.3 冗余故障
3.4 故障壓縮
3.4.1 難以區分的故障
3.4.2 等效單固定故障
3.4.3 面向門的故障壓縮
3.4.4 面向線路的故障壓縮
3.4.5 重匯聚扇出的問題
3.4.6 支配性故障壓縮
3.5 基于Verilog的故障壓縮
3.5.1 用于故障壓縮的Verilog測試平臺
3.5.2 故障壓縮的PLI實現
3.6 小結
第4章 故障仿真應用與方法
4.1 故障仿真
4.1.1 門級故障仿真
4.1.2 故障仿真要求
4.1.3 HDL環境
4.1.4 時序電路故障仿真
4.1.5 故障排除
4.1.6 相關術語
4.2 故障仿真應用
4.2.1 故障覆蓋率
4.2.2 測試生成中的故障仿真
4.2.3 故障字典創建
4.3 故障仿真技術
4.3.1 串行故障仿真
4.3.2 并行故障仿真
4.3.3 并發故障仿真
4.3.4 演繹故障仿真
4.3.5 演繹故障仿真的比較
4.3.6 關鍵路徑追蹤故障仿真
4.3.7 微分故障仿真
4.4 小結
第5章 測試向量生成方法及算法
5.1 測試生成基礎知識
5.1.1 布爾差分
5.1.2 測試生成過程
5.1.3 故障和測試
5.1.4 術語和定義
5.2 可控性和可觀察性
5.2.1 可控性
5.2.2 可觀察性
5.2.3 基于概率的可控性和可觀察性
5.2.4 SCOAP的可控性和可觀察性
5.2.5 基于距離
5.3 隨機測試生成
5.3.1 限制隨機測試數量
5.3.2 組合電路隨機測試生成
5.3.3 時序電路的隨機測試生成
5.4 小結
第6章 確定性測試生成算法
6.1 確定性測試生成方法
6.1.1 雙階段測試生成
6.1.2 面向故障的測試生成基本原理
6.1.3 D算法
6.1.4 PODEM（面向路徑的測試生成）
6.1.5 其他確定性面向故障的測試生成方法
6.1.6 不依賴于故障的測試生成
6.2 時序電路測試生成
6.3 測試數據壓縮
6.3.1 測試壓縮的形式
6.3.2 測試兼容性
6.3.3 靜態壓縮
6.3.4 動態壓縮
6.4 小結
第7章 通過掃描法進行測試電路設計
7.1 增加電路可測試性
7.1.1 折中方案
7.1.2 測試時序電路
7.1.3 組合電路的可測試性
7.2 可測試性插入
7.2.1 改善可觀測性
7.2.2 提高可控性
7.2.3 共享可觀測性引腳
7.2.4 共享控制引腳
7.2.5 降低選擇輸入
7.2.6 同步控制和觀測
7.3 全掃描可測試性設計技術
7.3.1 全掃描插入
7.3.2 觸發器結構
7.3.3 全掃描設計與測試
7.4 掃描結構
7.4.1 全掃描設計
7.4.2 映像寄存器可測試性設計
7.4.3 局部掃描方法
7.4.4 多掃描設計
7.4.5 其他的掃描設計
7.5 RTL掃描設計
7.5.1 RTL設計全掃描
7.5.2 RTL設計多鏈掃描
7.5.3 RTL掃描設計
7.6 小結
第8章 標準IEEE測試訪問方法
8.1 邊界掃描基礎知識
8.2 邊界掃描結構
8.2.1 測試訪問端口
8.2.2 BS-1149.1 寄存器
8.2.3 TAP控制器
8.2.4 解碼器單元
8.2.5 選擇器和其他單元
8.3 邊界掃描測試說明
8.4 板級掃描鏈結構
8.4.1 單一串行掃描鏈
8.4.2 具有單一控制測試端口的多掃描鏈
8.4.3 具有一個TDI、TDO但有多個TMS的多掃描鏈
8.4.4 多掃描鏈，多TAP
8.5 RTL邊界掃描
8.5.1 為CUT插入邊界掃描測試硬件
8.5.2 兩個模塊的測試案例
8.5.3 虛擬邊界掃描測試機
8.6 邊界掃描描述語言
8.7 小結
第9章 邏輯內建自測試
9.1 內建自測試基本知識
9.1.1 基于存儲器的內建自測試
9.1.2 內建自測試的有效性
9.1.3 內建自測試的類型
9.1.4 設計一個內建自測試
9.2 測試向量生成
9.2.1 測試向量產生器的集成
9.2.2 窮舉計數器
9.2.3 環形計數器
9.2.4 扭環計數器
9.2.5 線性反饋移位寄存器
9.3 輸出響應分析
9.3.1 輸出響應分析器集成
9.3.2 1字符計數器
9.3.3 跳變計數器
9.3.4 奇偶校驗
9.3.5 串行LFSR
9.3.6 并行特征信號分析
9.4 內建自測試結構
9.4.1 與內建自測試相關的術語
9.4.2 集中式和獨立式板級內建自測試結構
9.4.3 內建評估和自檢
9.4.4 隨機測試接口
9.4.5 LSSD片上自檢
9.4.6 使用MISR和SRSG自測試
9.4.7 并發的內建自測試
9.4.8 BILBO
9.4.9 提高測試覆蓋率
9.5 RTL內建自測試設計
9.5.1 被測電路設計、仿真和綜合
9.5.2 RTS內建自測試插入
9.5.3 配置RTS 內建自測試
9.5.4 內建自測試的合并配置
9.5.5 STUMPS設計
9.5.6 RTS和STUMPS的結果
9.6 小結
第10章 測試壓縮
10.1 測試數據壓縮
10.2 壓縮方法
10.2.1 基于代碼的方案
10.2.2 基于掃描的方案
10.3 解壓縮方法
10.3.1 解壓縮的硬件結構
10.3.2 周期性掃描鏈
10.3.3 基于代碼的解壓縮
10.3.4 基于掃描的解壓縮
10.4 小結
第11章 通過MBIST測試存儲器
11.1 存儲器測試
11.2 存儲器結構
11.3 存儲器故障模型
11.3.1 固定故障
11.3.2 轉換故障
11.3.3 耦合故障
11.3.4 橋接和狀態耦合故障
11.4 功能測試方法
11.4.1 March測試算法
11.4.2 March-C算法
11.4.3 MATS+算法
11.4.4 其他的March測試
11.5 MBIST方法
11.5.1 簡單的March MBIST
11.5.2 March-C MBIST計數-排序器
11.5.3 干擾MBIST
11.6 小結
附錄A 在協議感知自動測試設備上使用HDL
附錄B PLI測試應用的門級組件
附錄C 編程語言接口測試工具
附錄D IEEE 1149.1 標準邊界掃描的Verilog描述
附錄E 邊界掃描IEEE 1149.1 標準虛擬測試機
附錄F 由RTL綜合生成的門級網表（NetlistGen）
參考書目
新書資訊