本書涵蓋數字集成電路和專用集成電路設計的基本流程和主要設計方法，共8章，主要內容包括：集成電路發展趨勢及專用集成電路基本設計方法、集成電路工藝基礎及版圖、MOS晶體管與電路設計基礎、CMOS數字集成電路常用基本電路、半定制電路設計、全定制電路設計、集成電路的測試技術、集成電路的模擬與驗證技術等，每章后附習題與思考題。提供電子課件和習題參考答案。
朱恩，東南大學教授、博士生導師，陳瑩梅，東南大學大學教授、博士生導師。兩位作者都有豐富的科研和教學經驗，集成電路設計方向。
第1章 概論1
1.1 集成電路工藝發展趨勢1
1.1.1 特征尺寸的發展1
1.1.2 晶圓尺寸2
1.1.3 銅導線3
1.1.4 新型器件不斷涌現3
1.1.5 新材料新工藝的不斷應用4
1.2 專用集成電路基本設計方法5
1.3 ASIC設計涉及的主要問題6
1.3.1 設計過程集成化和自動化6
1.3.2 可測試性設計問題7
1.3.3 成本問題7
習題7
第2章 集成電路工藝基礎及版圖8
2.1 引言8
2.2 集成電路制造基礎8
2.2.1 氧化工藝9
2.2.2 光刻工藝9
2.2.3 摻雜工藝10
2.2.4 金屬化工藝11
2.3 CMOS電路加工工藝12
2.4 設計規則與工藝參數20
2.4.1 設計規則的內容與作用20
2.4.2 設計規則的描述21
2.5 電學參數27
2.5.1 分布電阻27
2.5.2 分布電容29
習題32
第3章 MOS晶體管與電路設計基礎34
3.1 MOS晶體管的基本模型34
3.1.1 NMOS管的I～V特性34
3.1.2 PMOS管的I～V特性36
3.2 CMOS反相器直流特性37
3.3 信號傳輸延遲39
3.3.1 CMOS反相器的延遲時間39
3.3.2 連線延遲44
3.3.3 電路扇出延遲45
3.3.4 大電容負載驅動電路47
3.4 功耗52
3.4.1 金屬導線寬度的確定53
3.4.2 CMOS功耗53
習題55
第4章 CMOS數字集成電路常用基本電路57
4.1 組合邏輯57
4.1.1 CMOS組合邏輯的一般結構57
4.1.2 CMOS組合邏輯的幾種基本門59
4.1.3 CMOS傳輸門64
4.2 時序邏輯68
4.3 動態邏輯電路70
4.3.1 動態存儲電路70
4.3.2 簡單移位寄存器72
4.3.3 預充電邏輯75
4.3.4 多米諾CMOS邏輯78
4.3.5 多米諾CMOS邏輯的改進電路——TSPC邏輯電路81
4.4 存儲電路84
習題86
第5章 半定制電路設計88
5.1 引言88
5.2 門陣列設計90
5.2.1 門陣列母片結構91
5.2.2 門陣列基樣元的92
5.3 標準單元設計93
5.3.1 標準單元庫94
5.3.2 標準單元設計流程94
5.3.3 標準單元設計中的EDA工具95
5.4 可編程邏輯器件設計96
5.4.1 可編程器件的編程原理97
5.4.2 典型的PLD器件98
5.5 FPGA設計105
5.5.1 Xilinx FPGA的結構和工作原理106
5.5.2 Xilinx FPGA的設計流程111
習題112
第6章 全定制電路設計114
6.1 全定制電路設計與半定制電路設計的主要區別114
6.2 全定制電路的結構化設計特征115
6.2.1 層次性115
6.2.2 模塊性116
6.2.3 規則性117
6.2.4 局部性117
6.2.5 手工參與118
6.3 全定制電路的陣列邏輯設計形式118
6.3.1 Weinberger陣列結構與柵列陣版圖119
6.3.2 存儲器結構120
6.4 全定制電路設計舉例——加法器設計129
6.4.1 單位加法器129
6.4.2 多位加法器130
6.5 單元在全定制設計中的作用與單元設計132
習題133
第7章 集成電路的測試技術134
7.1 測試的重要性和基本方法134
7.2 故障模型135
7.2.1 固定型故障136
7.2.2 短路和開路故障136
7.2.3 橋接故障137
7.2.4 存儲器故障137
7.2.5 其他類型故障137
7.3 測試向量生成138
7.4 可測性設計141
7.4.1 掃描路徑法142
7.4.2 內建自測試（BIST）145
7.4.3 邊界掃描測試147
習題151
第8章 集成電路的模擬與驗證技術153
8.1 設計模擬與驗證的意義153
8.2 電路模擬154
8.3 邏輯模擬與時序模擬160
8.3.1 邏輯模擬160
8.3.2 時序模擬160
8.3.3 建立時間與保持時間161
8.3.4 時鐘周期162
8.4 定時分析163
8.4.1 定時分析原理163
8.4.2 定時分析舉例165
8.5 電路驗證166
8.5.1 版圖驗證系統的發展167
8.5.2 幾何圖形運算168
8.5.3 設計規則檢查（DRC）169
8.5.4 電路網表提取（NPE）171
8.5.5 版圖參數提取方法172
8.5.6 電學規則檢查（ERC）175
8.5.7 版圖與原理圖一致性檢查175
8.5.8 邏輯提取178
8.5.9 深亞微米版圖的物理驗證179
8.6 邏輯綜合技術180
8.6.1 邏輯綜合的原理182
8.6.2 邏輯綜合流程182
習題184
參考文獻185
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